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单项选择题
如果某个状态机设计，需要定义4个状态，下面编码方案不可行的是（）。
A.S0=2‘b00S1=2’b01S2=2’b10S3=2’b11
B.S0=2‘b00S1=2’b01S2=2’b11S3=2’b10
C.S0=3‘b001S1=3’b010S2=3’b100S3=4’b000
D.S0=4‘b0001S1=4’b0010S2=4’b0100S3=4’b1000 -
单项选择题
为了使信号发生器能够输入模拟波形，还要D/A转换电路的设计，关于D/A转换电路的说法错误的是（）。
A.必须有DAC芯片
B.由于信号含有丰富的多次谐波，还应添加低通滤波器，滤掉高频杂散成分
C.为了调节波形幅度，可添加放大电路，进一步放大和调节信号
D.可以设计R-2R网络得到波形的模拟信号 -
单项选择题
在Altera的FPGA器件内部集成了一个或多个锁相环PLL，可以用这些PLL与输入的时钟信号同步，并以其作为参考信号实现锁相，输出一个到多个同步倍频或分频的片内时钟，共系统使用。某FPGA开发板的输入时钟为50MHz，通过设置ALTPLL的结果如下：关于该结果，说法错误的是（）。
A.该锁相环一共有三个时钟输出端，占空比都是50%，且无相移
B.该锁相环的输出端c0，输出时钟信号的频率是25MHz，占空比为50%
C.该锁相环的输出端c1，输出时钟信号的频率是100MHz，占空比为50%
D.该锁相环的输出端c2，输出时钟信号的频率是50MHz，占空比为50%，相移54度
