以下代码描述了4位到2位的解码器模块DEC（具体见以下注释）。请使用VerilogHDL描述语言写出能满足下列条件的测试平台模块testbench：
1.DEC作为testbench的子模块，所有输入信号都由testbench生成并供给；
2.输入信号din必须随机生成；
3.必须在testbench内部自动判定DEC输出信号dout正确与非；
4.能够将波形保存至文件。

A.DIP
B.QFP
C.BGA
D.CSP

A.光刻胶涂覆
B.曝光
C.显影
D.腐蚀

A.布线分全局布线与详细布线两个阶段，决定布线途径
B.当某个布线变为不可能时，确定并拆除成为其障碍物的布线群，进行重新布线，使其不再成为其它布线的障碍
C.基于阶层的布局设计包括自顶向下的布图规划和自下向上的模块布局
D.自顶向下的布图规划包括对阶层模块进行面积预估、确定aspect比、放置模块及模块间时间制约的分割