试使用 Verilog HDL 设计一个 10 进制计数器，规定模块定义为 modulecount10(out,clr,clk),其中 clk 为时钟输入，clr 为同步清零输入，低电平有效，out 为计数器输出。
（1） 写出 10 进制计数器 Verilog HDL 设计程序并注释；
（2） 写出 10 进制计数器 Verilog HDL 测试文件并注释；

A.Verilog语言可实现并行计算，C语言只是串行计算；
B.Verilog语言可以描述电路结构，C语言仅仅描述算法；
C.Verilog语言源于C语言，包括它的逻辑和延迟；
D.Verilog语言可以编写测试向量进行仿真和测试。

A.函数定义中不能包含任何时序控制语句；
B.函数至少有一个输入，包含任何输出或双向端口；
C.函数只返回一个数据，其缺省为reg类型；
D.函数不能调用任务，但任务可以调用函数。