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利用赋值语句设计组合逻辑的3‐8译码器设计程序如下，补全程序。
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请根据所学知识，用verilog-HDL硬件描述语言设计一个8-3线编码器，真值表如下图。其中：输入8个互斥的信号，输出3位二进制代码。
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